Titlebook: VLSI-Entwurf eines RISC-Prozessors; Eine Einführung in d Ulrich Golze Book 1995 Springer Fachmedien Wiesbaden 1995 Architektur.Entwurf.Fert

拖累

書目名稱VLSI-Entwurf eines RISC-Prozessors影響因子(影響力)




書目名稱VLSI-Entwurf eines RISC-Prozessors影響因子(影響力)學科排名




書目名稱VLSI-Entwurf eines RISC-Prozessors網(wǎng)絡(luò)公開度




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書目名稱VLSI-Entwurf eines RISC-Prozessors被引頻次




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書目名稱VLSI-Entwurf eines RISC-Prozessors年度引用




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書目名稱VLSI-Entwurf eines RISC-Prozessors讀者反饋




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narcotic

Der Entwurf von VLSI-Schaltungenaltungen angestellt werden. Dazu geh?ren die Abstraktionsebenen beim Entwurf ebenso wie das Verhalten eines Modelies und seine Struktur mit hierarchischer Zerlegung. Vor allem aber bedingt ein gr??erer Entwurf eine sorgf?ltige zeitliche und methodische Projektplanung, insbesondere die Gliederung in

indecipherable

RISC-Architektureneutlich weniger Spezialbefehle und Befehlsvarianten als bei den CISC-Rechnern (Complex Instruction Set Computer). Schwierig sind sie durch eine h?here Parallelit?t und indem sie nur im Zusammenspiel mit abgestimmten Compilern ihre überlegenheit entfalten.

辯論的終結(jié)

Kurze Einführung in VERILOGmit der ausführlichen Einführung in Kapitel 11, die je nach Bedarf parallel zum übrigen Buch genutzt werden kann, und mit dem übungssimulator VeriWell auf der beiliegenden Diskette werden alle Grundlagen und Konzepte zum Verst?ndnis der VERILOG-Modelle des Prozessors TOOBSIE gelegt. Es ist wahrschei

MINT

corn732

狂亂

Synthese des Gattermodellselte Grobstrukturmodell in ein Gattermodell umgesetzt oder .. Grundlage hierfür ist die konkrete Bibliothek des Halbleiterherstellers bestehend aus Logikgattern, Flipflops, Treibern, Addierern usw. Wir werden ein hierarchisches Modell entwerfen, wobei die h?heren Module genau den Modulen des Grobstr

胎兒

Test, Testbarkeit, Testautomat und Testboardr unseren Chip mit m?glichst guten Testprogrammen prüfen wollen, führen wir in Abschnitt 9.1 als Gütema? die Fehlerüberdeckung ein. Sowohl beim Halbleiterhersteller als auch in unserem Labor wird die Schaltung in einem ATE genannten Testautomaten untersucht (Abschnitt 9.2). Ein gelungener Test h?ngt

Mortal

Die Hardware-Beschreibungssprache VERILOGgen und das Interpreter-Modell, vor allem aber das Grobstrukturmodell des RISC-Prozessors TOOBSIE genau zu verstehen. Die Einführung ist als Kursus und als Nachschlagewerk konzipiert. Ein übungssimulator VeriWell ist zusammen mit dem Text dieses Kapitels auf der Diskette vorhanden, so da? alle Beisp

侵害

Einleitungt immer fehleranf?lliger und da? andererseits die Entwurfsmethodik und die entwurfsunterstützenden CAD-Werkzeuge immer m?chtiger und ausgefeilter werden. Dieses Rennen ist keinesfalls entschieden, ja, bei gro?en Schaltungen hinkt die Entwurfsmethodik den technologischen M?glichkeiten deutlich hinterher.