作者: 產(chǎn)生 時間: 2025-3-21 23:23 作者: 發(fā)微光 時間: 2025-3-22 03:57 作者: 傲慢人 時間: 2025-3-22 08:09 作者: gustation 時間: 2025-3-22 10:09 作者: octogenarian 時間: 2025-3-22 16:00
Wertebereichsanalyse zur Unterstützung einer hierarchischen Testmustergenerierungungseigenschaften bei der Testmustergenerierung auszunutzen. Am Beispiel des FAN-Algorithmus wird demonstriert, wie diese Methode einen hierarchischen Einsatz solcher Algorithmen erm?glicht und die Anzahl der Backtracks entscheidend reduziert.作者: octogenarian 時間: 2025-3-22 19:24 作者: 串通 時間: 2025-3-22 22:41
https://doi.org/10.1007/978-3-663-05139-8ellten Grundzellen dienen der Zerlegung der Gesamtschaltung in ersch?pfend testbare Teile, die pr?sentierten Algorithmen sollen diese Segmentierungszellen so plazieren, da? der Mehraufwand an Silizium gering bleibt. Hierzu wurden Varianten sogenannter “Hill-Climbing” und “Simulated-Annealing”-Verfahren entwickelt.作者: MELON 時間: 2025-3-23 03:22 作者: 教育學(xué) 時間: 2025-3-23 08:00
über die Verachtung der P?dagogikzessoren (Transputer) und Bausteinen herk?mmlicher Technologien. Das System wird zur Zeit realisiert und soll auf dem Gebiet der Studiobildbearbeitung eingesetzt werden, wobei auch die F?higkeit, Computergrafiken und Animationen zu generieren, ausgenutzt werden soll.作者: projectile 時間: 2025-3-23 10:25 作者: 大溝 時間: 2025-3-23 16:16
Entwurf einer integrierten Schaltung zur Beschleunigung von Koordinatentransformationen mit einem Si von Denavit-Hartenberg Matrizen und deren Multiplikation vorgestellt. Ben?tigt werden diese Funktionen bei der Koordinatentransformation, die bei der Steuerung eines Roboterarms eine wichtige Rolle spielt. Für die Umsetzung der Algorithmen in eine hochintegrierte Schaltung wurde ein Silicon Compüer verwendet.作者: 極力證明 時間: 2025-3-23 21:20
Automatisierung des Entwurfs vollst?ndig testbarer Schaltungenellten Grundzellen dienen der Zerlegung der Gesamtschaltung in ersch?pfend testbare Teile, die pr?sentierten Algorithmen sollen diese Segmentierungszellen so plazieren, da? der Mehraufwand an Silizium gering bleibt. Hierzu wurden Varianten sogenannter “Hill-Climbing” und “Simulated-Annealing”-Verfahren entwickelt.作者: 媒介 時間: 2025-3-24 02:13
Hierarchische Zerlegung von Graphen mit zwei ausgezeichneten Knoten mit Anwendungen bei der Synthesee eines Kantenersetzungssystems beschrieben werden kann, besteht ein enger Zusammenhang mit Graphgrammatiken..Insbesondere werden die Probleme der CMOS-Netzwerksynthese, die Optimierung von CMOS-Netzwerken und die Analyse von CMOS-Schaltungen behandelt.作者: sultry 時間: 2025-3-24 04:03 作者: Atmosphere 時間: 2025-3-24 09:46 作者: arthroplasty 時間: 2025-3-24 13:28 作者: Barrister 時間: 2025-3-24 17:25
Ausgangslage und Fragestellung,lti-/Demultiplexstrukturen. Diese Schachtelung von Verbindungsknoten bildet das hierarchische Konzept zur Entwicklung von Netzwerken. Es wurde in ein Simulationsmodell umgesetzt und in einer Sprache implementiert, die durch spezielle Sprachkonstrukte parallele Aktivit?ten darstellen und verarbeiten kann.作者: 十字架 時間: 2025-3-24 21:13 作者: 劇本 時間: 2025-3-25 01:19
Modulare Implementierung von Schaltwerken unter Berücksichtigung topologischer Randbedingungene Zielfunktion wird dabei vom Anwender in einer SQL- ?hnlichen Sprache definiert und erlaubt daher, viele Randbedingungen zu berücksichtigen. Die Leistungsf?higkeit des Programs wird an einem Beispiel demonstriert.作者: strdulate 時間: 2025-3-25 03:57 作者: accordance 時間: 2025-3-25 08:33
Partitionierungsschemata für Rechnerstrukturenrungsschemata miteinander verglichen und auf ihre Brauchbarkeit als Blockstruktur für Hardwarebeschreibungssprachen untersucht. Es wird dann ein verallgemeinertes Schema vorgeschlagen, das die Beschreibung von konventionellen Architekturen ebenso wie die Beschreibung von Mehrprozessor-Systemen und VLSI-Strukturen unterstützt.作者: CLASH 時間: 2025-3-25 11:54 作者: biopsy 時間: 2025-3-25 17:55
https://doi.org/10.1007/978-3-662-31520-0 Defekttoleranz wird eine zweistufige Hierarchie mit unterschiedlichen Rekonfigurierungskonzepten verwendet. Anwendungen eines solchen SIMD-Arrays ergeben sich in der Echtzeitbildverarbeitung und bei assoziativen Prozessoren.作者: Chemotherapy 時間: 2025-3-25 20:56
https://doi.org/10.1007/978-3-662-42314-1unvollst?ndigen Prüfpfades die Testmusterbestimmung nicht für ein beliebiges synchrones Schaltwerk durchzuführen ist, sondern auf den einfacheren Test von Schaltwerken mit Pipelinestruktur abgebildet werden kann.作者: 粉筆 時間: 2025-3-26 04:08 作者: 阻止 時間: 2025-3-26 05:41
,Kl?rung des Tragf?higkeitsbegriffes,estbarer Module. Testarchitekturen liefern Modelle für eine automatische Testvorbereitung. Im vorliegenden Aufsatz wird eine neue Strategie für den Entwurf von Testarchitekturen und ein konzeptioneller Ansatz für eine darauf abgestimmte Testvorbereitung vorgestellt.作者: 壓倒 時間: 2025-3-26 08:53
https://doi.org/10.1007/978-3-662-31519-4bungsniveau auf, das der Gatterebene entspricht. In dieser Arbeit wird ein Algorithmus zum Testdatentransport auf Abstraktionsebenen oberhalb der Gatterebene vorgestellt. An einem Beispiel wird demonstriert, wie der Algorithmus im Rahmen einer hierarchischen Testvorbereitung für sequentielle Schaltungen effizient eingesetzt werden kann.作者: amorphous 時間: 2025-3-26 16:24 作者: 兵團(tuán) 時間: 2025-3-26 18:06
Ein Ansatz zur hierarchischen Testvorbereitung für sequentielle Schaltungenbungsniveau auf, das der Gatterebene entspricht. In dieser Arbeit wird ein Algorithmus zum Testdatentransport auf Abstraktionsebenen oberhalb der Gatterebene vorgestellt. An einem Beispiel wird demonstriert, wie der Algorithmus im Rahmen einer hierarchischen Testvorbereitung für sequentielle Schaltungen effizient eingesetzt werden kann.作者: Ondines-curse 時間: 2025-3-27 00:41
978-3-540-50360-6Springer-Verlag Berlin Heidelberg 1988作者: hereditary 時間: 2025-3-27 02:10 作者: CREEK 時間: 2025-3-27 06:07
0343-3005 Overview: 978-3-540-50360-6978-3-642-74135-7Series ISSN 0343-3005 作者: MINT 時間: 2025-3-27 11:28
https://doi.org/10.1007/978-3-662-31522-4 semiconductor processing technology, on the other hand computer aided design. Whereas the first is a problem for physics and chemistry, the progress in the second field results from large activities in electrical engineering and computer science. Although a large body of knowledge about solutions t作者: 我的巨大 時間: 2025-3-27 16:18
https://doi.org/10.1007/978-3-662-31521-7forderlichen kurzen Reaktionszeiten zu erreichen. Wichtige Schwerpunkte unserer Arbeit sind in diesem Zusammenhang die Entwicklung einer geeigneten Architektur für die Realisierung der Algorithmen und die Integration der entwickelten Schaltungen als Coprozessor in ein bestehendes Rechnersystem. In d作者: Tailor 時間: 2025-3-27 19:14
https://doi.org/10.1007/978-3-662-31520-0n, das in Wafer Scale Technik gefertigt wird. Ein Knotenprozessor enth?lt sechs ein-Bit Register, eine ein-Bit ALU und 128 Bits RAM. Zur Erzielung von Defekttoleranz wird eine zweistufige Hierarchie mit unterschiedlichen Rekonfigurierungskonzepten verwendet. Anwendungen eines solchen SIMD-Arrays erg作者: tic-douloureux 時間: 2025-3-28 00:04
https://doi.org/10.1007/978-3-662-42314-1stiger Teststrategien, die auf spezielle Problemstellungen abgestimmt werden. Im Rahmen dieses Beitrages wird aufgezeigt, wie durch den Einsatz eines unvollst?ndigen Prüfpfades die Testmusterbestimmung nicht für ein beliebiges synchrones Schaltwerk durchzuführen ist, sondern auf den einfacheren Test作者: inspiration 時間: 2025-3-28 05:11 作者: Cultivate 時間: 2025-3-28 08:17
https://doi.org/10.1007/978-3-663-05138-1nen Konflikte auftreten, die mit Hilfe von Backtracking-Verfahren aufgel?st werden. Wir pr?sentieren hier eine Methode, die es erlaubt, globale Schaltungseigenschaften bei der Testmustergenerierung auszunutzen. Am Beispiel des FAN-Algorithmus wird demonstriert, wie diese Methode einen hierarchischen作者: GET 時間: 2025-3-28 13:12 作者: sterilization 時間: 2025-3-28 15:35 作者: Congeal 時間: 2025-3-28 20:29
https://doi.org/10.1007/978-3-662-31518-7realisieren. Bei integrierten Schaltungen sind dabei Zerlegungen vorteilhaft, die bestimmte Einschr?nkungen der Kommunikationsstruktur auch im Hinblick auf zeitkritische Pfade erlauben. Wir beschreiben ein Zerlegungskonzept und ein zugeh?riges CAD-Programm, das solche Zerlegungen optimieren kann. Di作者: Toxoid-Vaccines 時間: 2025-3-29 01:24
https://doi.org/10.1007/978-3-662-30049-7ungs- und Optimierungsproblemen für Serien-Parallel-Graphen effizient l?sbar sind. In dieser Arbeit wird gezeigt, da? sich ?hnliche Ergebnisse erzielen lassen, falls der behandelte Graph hierarchisch in Teilgraphen zerlegt werden kann..Die Hierarchisierung kann mit linearem Zeitaufwand durchgeführt 作者: ticlopidine 時間: 2025-3-29 03:36 作者: 地牢 時間: 2025-3-29 09:51 作者: formula 時間: 2025-3-29 12:42
Ausgangslage und Fragestellung,nten (Verbindungsknoten). Das Verarbeitungsprinzip eines Verbindungsknotens wird durch eine interne Netzwerk-Struktur beschrieben, die gleichfalls auf der getrennten Definition von Topologie und Verbindungsknoten beruht; auf einer untersten Ebene der Beschreibung besteht ein Verbindungsknoten aus Mu作者: dithiolethione 時間: 2025-3-29 19:14 作者: ALLAY 時間: 2025-3-29 21:25
https://doi.org/10.1007/978-3-662-24850-8hen verwendete Blockstruktur, die von h?heren Programmiersprachen übernommen wurde, nicht zur Unterstützung weit verbreiterter Partitionierungsschemata, wie sie für Prozessoren und ?hnliche Schaltungen üblich sind, geeignet. Unter diesem Gesichtspunkt werden in diesem Text einige g?ngige Partitionie作者: Sleep-Paralysis 時間: 2025-3-30 00:33 作者: 遵循的規(guī)范 時間: 2025-3-30 04:36 作者: 延期 時間: 2025-3-30 09:18
https://doi.org/10.1007/978-3-322-98606-1In dem folgenden Artikel stellen wir einen Algorithmus für die Berechnung des Gleitkomma-Skalarprodukts mit optimaler Genauigkeit vor. Wir geben für diesen Algorithmus eine Umsetzung in ein Layout für einen VLSI-Chip an und diskutieren die wichtigsten Layoutkomponenten. Der VLSI-Chip berechnet das Skalarprodukt von . Gleitkommazahlen in Zeit O(.).作者: Obloquy 時間: 2025-3-30 16:24 作者: craving 時間: 2025-3-30 17:33 作者: CANT 時間: 2025-3-30 21:59 作者: Soliloquy 時間: 2025-3-31 02:52
Entwurf einer integrierten Schaltung zur Beschleunigung von Koordinatentransformationen mit einem Siforderlichen kurzen Reaktionszeiten zu erreichen. Wichtige Schwerpunkte unserer Arbeit sind in diesem Zusammenhang die Entwicklung einer geeigneten Architektur für die Realisierung der Algorithmen und die Integration der entwickelten Schaltungen als Coprozessor in ein bestehendes Rechnersystem. In d作者: 羅盤 時間: 2025-3-31 07:56
Entwurf eines systolischen Arrays in Wafer Scale Technik für die digitale Signalverarbeitungn, das in Wafer Scale Technik gefertigt wird. Ein Knotenprozessor enth?lt sechs ein-Bit Register, eine ein-Bit ALU und 128 Bits RAM. Zur Erzielung von Defekttoleranz wird eine zweistufige Hierarchie mit unterschiedlichen Rekonfigurierungskonzepten verwendet. Anwendungen eines solchen SIMD-Arrays erg作者: Adenocarcinoma 時間: 2025-3-31 10:10
Produktionstest synchroner Schaltwerke auf der Basis von Pipelinestrukturenstiger Teststrategien, die auf spezielle Problemstellungen abgestimmt werden. Im Rahmen dieses Beitrages wird aufgezeigt, wie durch den Einsatz eines unvollst?ndigen Prüfpfades die Testmusterbestimmung nicht für ein beliebiges synchrones Schaltwerk durchzuführen ist, sondern auf den einfacheren Test作者: 獨(dú)特性 時間: 2025-3-31 15:20
Entwurf von Testarchitekturen für VLSI-Bausteineestbarer Module. Testarchitekturen liefern Modelle für eine automatische Testvorbereitung. Im vorliegenden Aufsatz wird eine neue Strategie für den Entwurf von Testarchitekturen und ein konzeptioneller Ansatz für eine darauf abgestimmte Testvorbereitung vorgestellt.作者: Cleave 時間: 2025-3-31 18:03 作者: Torrid 時間: 2025-4-1 00:45
Ein Ansatz zur hierarchischen Testvorbereitung für sequentielle Schaltungenbungsniveau auf, das der Gatterebene entspricht. In dieser Arbeit wird ein Algorithmus zum Testdatentransport auf Abstraktionsebenen oberhalb der Gatterebene vorgestellt. An einem Beispiel wird demonstriert, wie der Algorithmus im Rahmen einer hierarchischen Testvorbereitung für sequentielle Schaltu作者: 使絕緣 時間: 2025-4-1 03:48
Automatisierung des Entwurfs vollst?ndig testbarer Schaltungenn, und die Teststrategie sollte daher bereits in einer sehr frühen Phase des Schaltungsentwurfs festgelegt und berücksichtig werden. In diesem Artikel werden logische Grundzellen und Algorithmen zur Unterstützung des pseudo-ersch?pfenden Tests vorgestellt. Diese Teststrategie hat den Vorteil, da? di